首页 » 技术SOS » EDA与制造 » 有关分频器的问题,同样的程序却是异样的结果

有关分频器的问题,同样的程序却是异样的结果

菜鸟
2014-06-06 17:32:37     悬赏5分
我设计的是九分频的分频器,占空比为50%,在quartus 6.9编译和仿真都能得到结果,但是在modelsim SE 10.1c中却得到clkout输出不确定值(图像都是红色横线) 如果哪位能解释下这种情况和就我的程序给点意见,那就先谢谢了! 这是源代码: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.All; ENTITY divider IS PORT( clkin : IN STD_LOGIC; --输入信号 clkout : OUT STD_LOGIC --输出信号 ); END divider ; ARCHITECTURE behv OF divider IS SIGNAL temp: INTEGER RANGE 0 TO 8; BEGIN PROCESS(clkin) BEGIN IF clkin'EVENT AND clkin = '1' THEN IF temp = 8 THEN temp
分享
关键词: VHDL , 分频器