| 视频名称： | FPGA如何同DDR3存储器进行接口? |
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| 播放时长： | 4:13 |
| 标签： | Altera FPGA DDR3 |
| 简介： | 大家好，我叫Paul Evans，是Stratix III产品营销经理。到目前为止，我已经从事了6年的双倍数据速率存储器工作，今天和大家一起讨论一下DDR3。DDR3的主要难题之一是它引入了数据交错，如屏幕上所示。 为了更好地进行演示，我们将使用这里所示的Stratix III DDR3存储器电路板。它上面有几个高速双倍数据速率存储器，例如DDR2 UDIMM插槽、RLD RAM、QDR，当然，还有DDR3 UDIMM插槽。因此，我们所要做的就是通过Quartus软件来下载一个简单设计，FPGA进行简单的数据写入并读回。 我们还采用了一些测试设备来帮助进行演示，Nexus DDR3模块可以插入到DDR3插槽中，使我们能够在Techtronics逻辑分析仪上看到所有的信号。 下面，让我们开始。先将模块插入到DDR3插槽中，然后对电路板上电，并通过ByteBlaster对器件进行编程。正如我所说的，这是Quartus软件中的一个简单设计，我们把它下载到电路板上，开始演示DDR3。 现在已经下载了设计，整个设计在FPGA中，灯光开始闪烁，表明它在工作。那么，我们首先要看的是时钟速率，它应该是533 MHz，实现每秒1066 Mbits的DDR3。 下面，我要做的是探测FPGA背面的时钟信号。在示波器上我们现在能看到533 MHz的时钟波形。下一步，我们将检查533 MHz信号一个DQ位的眼图质量，探测DIMM的背面。 在这里您可以看到眼图，眼图张开非常好，大约为900 ps。里面很干净。眼图质量不错。 下面，我们继续，看一下数据写入，实际是到达DDR3 UDIMM的数据。对此，我们使用Nexus仪表和Techtronics逻辑分析仪，对写入数据进行快速采集。 完成这一操作后，您可以看到FPGA发送写入的数据，实现了DDR3所需的DIMM写调平。现在，我们反过来操作，看一下FPGA数据读回。现在您看到的是读操作，因为数据DQS边沿对齐，而不是离开FPGA时的中心对齐。 最后，我们跟踪数据由UDIMM返回至FPGA，以及SignalTap，看一下FPGA中发生了什么。我们将迅速运行这些信号，我们看到读有效信号，返回了正确的数据。我们之所以知道这是正确数据，是因为出现了通过信号，而不是失效的高电平标志。在此结束我们的DDR3 533 MHz演示。 如果您希望详细了解FPGA是怎样和DDR3存储器进行接口的，Altera.com上为您准备了很有帮助的白皮书。我是Paul Evans。感谢您的参与。 |