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CPLD VHDL 如何在一个时钟周期的低电平期间产生多个脉冲？

bly5668
菜鸟
2015-11-20 14:05:45     打赏
CPLD VHDL中一般都是在有高频时钟输入时，用计数的方式产生分频信号，我现在是要一个频率约为2HZ时钟信号的低电平期间产生多个脉冲，比如2000个，有点类似于单片机中低电平片选信号有效后就输出多个脉冲一样，如何实现? 急求高人指点？
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关键词： CPLD     VHDL    

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