理由七：业界领先的高层次综合

来源：xiinx

发布时间：[2013-05-28]

理由七：业界领先的高层次综合

您想知道算法尽快转变为高速逻辑的秘密吗?这就是高层次综合(HLS)。算法开发人员能用C、C++ 和SystemC 语言编写算法，然后在PC 和服务器上调试算法。当算法得到验证后，实现算法最快速的方法就是在Zynq 平台的其中一个ARMCortex-A9 MPCore 处理器上简单地重新编译代码。

如果这种实现速度不够快怎么办?那么您就需要一款硬件实现方案了。在HLS 出现前，硬件实现方案需要逻辑设计人员在VHDL 或Verilog 中重新编码采用C、C++ 和SystemC 语言编写的高级算法。这个过程很慢，需要手工操作，容易发生错误，而且需要进行大量的调试。有了HLS，这个过程就快多了。让C、C++ 和SystemC 代码进入HLS 工具，我们就能得到实现硬件加速器所需的HDL 代码了，而且配套提供AXI 接口，能直接插入ZynqSoC 的FPGA 架构。

赛灵思HLS 工具是Vivado 设计套件的一部分，这是支持硬件加速器快速开发的核心特性，它能加速执行Zynq 平台上的关键任务。赛灵思Vivado 设计套件包含的HLS 工具对三种C 语言输入标准(C、C++ 和SystemC)的庞大子集提供可综合支持，因此能从C 代码综合硬件，而且尽可能地减少修改。Vivado HLS 工具能对设计进行两种不同类型的综合：

• 算法综合：针对函数功能，将函数表达综合为一系列时钟周期上的RTL 表达。

• 接口综合：将函数变量(或参数)转换到RTL 端口，提供特定的时序协议，让设计能与系统中的其它设计进行通信。

Vivado HLS 工具能执行一系列的设计优化，生成高质量的RTL，从而满足性能和面积目标。虽然C 语言的顺序性(缺少并发性)特点人为造成运算必须等待执行，但Vivado HLS 工具能自动将函数和循环实现流水线，确保RTL 设计不受上述限制的影响。

Vivado HLS 就是系统设计人员快速开发硬件加速器的秘密武器。