0.1 纳米时代，巨头发力下一代晶体管 CFET

尽管摩尔定律的增速已显著放缓，但工艺节点依然稳步向前，现已演进至 2nm 甚至 1nm 以下。而在最新的逻辑节点中，传统器件架构已不具优势，而互补场效应晶体管 (CFET) 则被看做「成大事者」，成为埃米时代（1 埃米等于 0.1 纳米）的主流架构。那么 CFET 究竟有着怎样的魅力？

为什么需要 CFET？

CFET，作为一种创新的 CMOS 工艺，以其晶体管垂直堆叠的独特方式，突破了传统平面工艺、FinFET（鳍式场效应晶体管）以及 GAAFET（ 环绕式栅极技术晶体管）的平面局限。

至于为何 CFET 架构备受瞩目？让我们一窥 FinFET 与 GAAFET 在当前技术挑战下所遭遇的瓶颈，便不难理解 CFET 为何值得深入研究。

先看 FinFET。

FinFET 是一种新的互补式金属氧化物半导体晶体管，该项技术的发明人是加州大学伯克利分校的胡正明教授。

2011 年，英特尔率先将 FinFET 技术商业化，并应用于 22nm 制程，显著提升性能与降低功耗。随后，台积电、三星等厂商跟进，FinFET 技术大放异彩。之后为了提高晶体管性能并进一步减小面积，FinFET 体系架构也进行了持续的改进。自 16/14nm 起，FinFET 成为主流选择，推动半导体工艺发展至 3nm 节点。然而，实际上自进入 5nm 后，FinFET 就开始面临鳍片稳定性、栅极宽度限制及静电问题等挑战。修修补补的 FinFET 终将力不从心，新的架构因此呼之欲出。

下面接棒的选手便是 GAAFET。GAAFET 即环绕栅极场效应晶体管，其架构本质就是把 FinFET 的 Fin 旋转 90°，然后把多个 Fin 横向叠起来，这些 Fin 都穿过 gate。

GAAFET 有两种结构，一种是使用纳米线（Nanowire）作为电子晶体管鳍片的 GAAFET；另一种则是以纳米片（Nanosheet）形式出现的具有较厚鳍片的多桥通道场效应管 MBCFET。

据悉，三星在 3nm 制程节点就已经导入 GAAFET 架构，而台积电将在 2nm 制程节点首度应用 GAAFET 晶体管，英特尔此前表示将在 Intel 20A 工艺上，引入采用 GAA 设计的 RibbonFET 晶体管架构。

随着 GAAFET 晶体管的 gate（门）与 channel（沟道）的接触面积变大，而且对于 FinFET 而言，Fin 的宽度是个定值；但对 GAAFET 而言，sheet（薄片）本身的宽度与有效沟道宽度是灵活可变的。更宽的 sheet 自然能够达成更高的驱动电流和性能，更窄的 sheet 则占用更小的面积自然可以提供比 FinFET 更好的静电特性，满足某些栅极宽度的需求。

在同等尺寸结构下，GAAFET 的沟道控制能力得到强化，尺寸进一步微缩更有可能性，且新的结构所需的生产工艺应该与鳍式晶体管相似，可以继续使用现有的设备以及技术成果。

不过，GAAFET 虽然已经实现了在 3nm 甚至 2nm 工艺中的应用，但进一步缩小到 1nm 以下将面临巨大的工艺挑战。

这时，业界的科技巨头们又开始纷纷调整策略，将他们的目光和精力聚焦在了 CFET 这一新兴技术上。

CFET 大展身手

CFET 将不同导电沟道类型（N-FET 和 P-FET）的 GAA 器件在垂直方向进行高密度三维单片集成。

相较于现有主流 FinFET 与 GAAFET 晶体管集成电路工艺，CFET 突破了传统 N/P-FET 共平面布局间距的尺寸限制，可将集成电路中逻辑标准单元尺度微缩到 4-T（Track）高度，同时将减少 SRAM 单元面积 40% 以上。在追求极致性能与密度的未来科技领域，CFET 无疑将成为基础晶体管器件创新架构的有力候选者。

在 2023 的 IEEE 国际电子器件会议上，台积电发布了一篇标题《面向未来逻辑技术扩展的 48 纳米栅极间距的互补场效应晶体管 (CFET)》的论文，其器件的与众不同之处在于采用了一种新方法，在顶部和底部器件之间形成一个介电层，以保持它们之间的隔离。纳米片一般由硅层和硅锗层交替形成。在工艺的适当步骤中，硅锗特定蚀刻方法会去除这些材料，从而释放出硅纳米线。台积电使用硅锗层将两个器件隔离开来，因为知道硅锗层的蚀刻速度比其他硅锗层快，所以使用了锗含量特别高的硅锗层。这样，隔离层就可以在释放硅纳米线之前分几步制作完成。

近日，台积电资深副总经理暨副共同首席运营官张晓强在 2024 技术论坛上宣布，台积电已成功集成不同晶体管架构，在实验室做出 CFET。张晓强指出，CFET 预计将被导入下一代的先进逻辑工艺。CFET 是 2nm 工艺采用的纳米片场效应晶体管架构后，下一个全新的晶体管架构。

不仅是台积电，还包括三星、英特尔在内的芯片三巨头，都对 CFET 的开发给予高度重视。

英特尔是三家中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本，随后在 2023 的 IEEE 国际电子器件会议上，围绕 CFET 制造的最简单电路（inverter）做了多项改进。英特尔组件研究小组首席工程师 Marko Radosavljevic 表示：「inverter 是在单个鳍片上完成的。在最大缩放比例下，它将是普通 CMOS 逆变器尺寸的 50%。」此外，英特尔还通过将每个器件的纳米片数量从 2 个增加到 3 个，将两个器件之间的间距从 50 nm 减小到 30 nm。

三星对 CFET 的开发也很积极。在去年的 IEEE 会议上，三星演示了 48nm 和 45nm 接触式多晶硅间距 (CPP) 的结果。不过这些结果是针对单个器件，而不是完整的逆变器。虽然三星的两个原型 CFET 中较小的一款性能有所下降，但幅度不大，该公司的研究人员相信制造工艺优化将解决这一问题。

三星成功的关键在于能够对堆叠 pFET 和 nFET 器件的源极和漏极进行电气隔离。如果没有足够的隔离，这种被三星称为三维堆叠场效应晶体管（3DSFET）的器件就会泄漏电流。实现这种隔离的关键步骤是将涉及湿化学品的蚀刻步骤换成一种新型的干式蚀刻。这使得良好器件的产量提高了 80%。

与英特尔一样，三星也从硅片下方接触器件底部，以节省空间。不过，这家韩国芯片制造商与美国公司不同的是，在每个配对器件中只使用了 1 片纳米片，而不是英特尔的 3 片。据其研究人员称，增加纳米片的数量将提高 CFET 的性能。

当然，除芯片三巨头之外，其他国家和地区的企业和研究机构也在积极参与 CFET 的开发与研制。

早在 2000 年前后北京大学就已经提出了三维堆叠互补晶体管的概念，并在 2004 年研发完成堆叠互补晶体管的雏形，发表了论文《A stacked CMOS technology on SOI substrate》同时还以第一专利权人在国内申请了专利《一种位于 SOI 衬底上的 CMOS 电路结构及其制作方法》。只是这一概念在当时太过超前，未引起太多关注。

近几年来，该论文及其后续工作已被国际发明专利引用数百次且受到产业巨头的推崇，IEDM 2021 大会中英特尔的有关晶体管堆叠技术的邀请报告《Opportunities in 3-D stacked CMOS transistors》中就引用了上述论文，且是引用文献中时间最早的一篇；台积电在 VLSI 2021 的报告《CMOS Device Technology for the Next Decade》中指出，北京大学的 3D Stacked CMOS 晶体管是业界第一个堆叠互补晶体管，比台积电和英特尔要早 15 年。

在 IEDM 2021 上，北京大学集成电路学院发表题为《Demonstration of Vertically-Stacked CVD Monolayer Channels：MoS2 Nanosheets GAA-FET with Ion>700μA/μm and MoS2/WSe2 CFET」》的论文，展示了基于单层二硫化钼的堆叠围栅纳米片器件，实现了开态电流超过 400μA/μm（@Vd=1V）或 700μA/μm（@Vd=2V），该结果远超同类器件的文献报道水平；并通过上百个器件的统计分析，显示了该器件由三维集成和尺寸缩小带来的性能提升；同时，首次报道了亚 1 纳米沟道厚度的二硫化钼/二硒化钨 CFET 器件，实现了反相器逻辑功能。

中科院微电子所在 CFET 结构设计与仿真研究方面也取得了一定进展。2022 年 7 月中科院微电子所集成电路先导工艺研发中心殷华湘/吴振华研究团队利用业界主流的 Design-Technology Co-optimization（DTCO）方法全面探索了 CFET 的器件架构优势，提出了新型混合沟道 CFET（Hybrid Channel Complementary FET，HC-CFET）结构设计和集成方案。该结构能够在单一衬底上，不借助晶圆键合等混合晶向技术，利用 SiNx 与 SiO2 的高刻蚀选择比，通过分步沟道形貌刻蚀，实现对 N-FET 和 P-FET 首选高电子与空穴迁移率导电沟道的共同优化，即使得 N-FET 具有 (100) 沟道表面晶向，P-FET 具有 (110) 沟道表面晶向，从而在同等投影平面下获得最佳的器件与电路性能。该结构设计与集成方案的可行性已通过 Virtual-FAB 模拟仿真验证。进一步通过精确数值求解预测了全部寄生参数，对比了不同 CFET 架构下的 17 级环形振荡器和 SRAM 单元性能。结果表明，相较于常规垂直集成 Fin 和垂直集成纳米片的 CFET 结构（MS-CFET 和 MB-CFET），新型 HC-CFET 具有沟道晶向与空间布局优势，展现出更高的工作频率以及更优的噪声容限窗口，以及在高度微缩的高性能 CMOS 集成电路应用上的巨大潜力。该成果以「Investigation of Novel Hybrid Channel Complementary FET Scaling Beyond 3-nm Node From Device to Circuit」为题发表在《电气和电子工程师协会电子器件学报》期刊上（IEEE Transactions on Electron Devices 69, 3581 (2022), DOI: 10.1109/TED.2022.3176843）。

2022 年 12 月 Nature Electronics 发表了复旦大学微电子学院题为「Heterogeneous Complementary Field-effect Transistors Based on Silicon and Molybdenum Disulfide」的论文，团队将新型二维原子晶体引入传统的硅基芯片制造流程，实现了晶圆级异质 CFET 技术。相比于硅材料，二维原子晶体的原子层精度使其在小尺寸器件中具有优越的短沟道控制能力。利用硅基集成电路的标准后端工艺，将新型二维材料 MoS2 三维堆叠在传统的硅基芯片上，利用两者高度匹配的物理特性，形成 p 型硅-n 型 MoS2 的异质 CFET 结构。在相同的工艺节点下将集成电路的集成密度翻倍，并获得了优越的器件性能。

1nm 何时到来？

Tom's Hardware 报道，英特尔在 IFS Direct Connect 大会上的一次闭门活动上确认，按目前计划，14A 节点的「有意义」规模量产将落在 2026 年；而暂未正式公布的下一个制程节点 10A 预期于 2027 年底投产。

台积电日前在 2023 年 IEEE 国际电子元件会议（IEDM）上，发布进军至 1nm 制程的产品规划蓝图。根据规划，台积电将并行推动 3D 封装和单芯片封装的技术路径的发展。预计在 2025 年，台积电将完成 N2 和 N2P 节点，使得采用 3D 封装的芯片晶体管数量超过 5000 亿个，而采用传统封装技术的芯片晶体管数量超过 1000 亿个。

然后，台积电计划在 2027 年达到 A14 节点，并在 2030 年达到 A10 节点，即 1nm 制程芯片。届时，采用台积电 3D 封装技术的芯片晶体管数量将超过 1 万亿个，而采用传统封装技术的芯片晶体管数量将超过 2000 亿个。

IBM一直是半导体技术革新的领跑者。2021 年，IBM 宣布推出全球首款 2nm 芯片。与此同时，IBM 也早早开始对 1nm 技术进行研究。在 2022 年末的 IEDM 会议上，IBM 展示了其为通向 1nm 及以上准备的技术：互连 3.0 和 VTFET。

2022 年，日本芯片制造商Rapidus、东京大学将与法国半导体研究机构Leti合作，共同致力于开发 1nm 制程半导体。这种跨国合作模式为技术创新提供了新的视角和资源，有望加速 1nm 技术的研发进程。

2023 年 5 月，Imec公布了其 1nm 以下晶体管的路线图，展示了未来几年内实现 1nm 制程的可能路径和技术难点。Imec 正致力于开发远超现有技术极限的产品。随后在 6 月，IMEC 还与 ASML 达成协议，双方将在开发最先进高数值孔径（High-NA）极紫外（EUV）光刻试验线的下一阶段加强合作，为使用半导体技术的行业提供原型设计平台和未开发的未来机遇。

IMEC CMOS 总监 Naoto Horiguchi 在国际电子器件会议演讲时表示：「仅使用 GAA 来缩放 CMOS 器件是非常困难的。借助 CFET，我们可以继续器件扩展，然后可以将其与 Chiplet 和先进封装等其他技术相结合，以提高芯片性能。CFET 正在为器件的持续扩展开辟一条道路。」IMEC 预计，CFET 架构将在 2032 年左右超越 1nm 节点。

然而，值得注意的是，CFET 面临的问题还有很多，特别是未来量产过程中，CFET 的制造将更加困难。一方面 CFET 架构比 GAA 架构的 3D 结构更高，结构纵横比的增加将带来更大的制造挑战；另一方面，CFET 需要非常高的掺杂剂激活，需要非常低的接触电阻率，需要为 CFET 提供特殊的高 k/金属栅极，而且这些都必须在非常高的堆叠结构中完成。

台积电表示，CFET 架构的重大挑战可能会导致工艺复杂性和成本增加。「为了克服这些挑战，必须仔细选择集成方案，以降低工艺复杂性，并最大限度地减少对新材料和工艺能力的要求。」台积电器件架构开拓总监 Szuya Liao 表示，「参与早期 EDA/流程工具开发，为重大设计变更做好准备也很重要。」