万亿级晶体管芯片之路

在 IEDM 会议上，台积电制定了提供包含 1 万亿个晶体管的芯片封装的路线，就像英特尔去年透露的那样。这些庞然大物将来自于单个芯片封装上的 3D 封装小芯片集合，但台积电也在致力于开发在单片硅上包含 2000 亿个晶体管的芯片。为了实现这一目标，该公司重申正在致力于 2 纳米级 N2 和 N2P 生产节点以及 1.4 纳米级 A14 和 1 纳米级 A10 制造工艺，预计将于 2030 年完成。

此外，台积电预计封装技术（CoWoS、InFO、SoIC 等）将取得进步，使其能够在 2030 年左右构建封装超过一万亿个晶体管的大规模多芯片解决方案。

IEDM 会议上的台积电幻灯片预见了封装技术的进步。（来源：台积电）

近年来，由于芯片制造商面临技术和财务挑战，前沿工艺技术的发展有所放缓。台积电与其他公司面临着同样的挑战，但这家全球最大的代工厂有信心，随着台积电推出 2nm、1.4 nm 和 1nm 节点。

Nvidia 的 800 亿个晶体管 GH100 是市场上最复杂的单片处理器之一，根据台积电的说法，很快就会有更复杂的单片芯片，拥有超过 1000 亿个晶体管。但构建如此大型的处理器变得越来越复杂和昂贵，因此许多公司选择多芯片设计。例如，AMD 的 Instinct MI300X 和英特尔的 Ponte Vecchio 由数十个小芯片组成。

据台积电称，这种趋势将持续下去，几年后，我们将看到由超过一万亿个晶体管组成的多芯片解决方案。但与此同时，单片芯片将继续变得复杂，根据台积电在 IEDM 上的演讲之一，我们将看到拥有多达 2000 亿个晶体管的单片处理器。

对于 1 万亿个晶体管，英特尔也同样有信心。

12 月 9 日，英特尔在 IEDM 2023（2023 IEEE 国际电子器件会议）上展示了使用背面电源触点将晶体管缩小到 1 纳米及以上范围的关键技术。英特尔表示将在 2030 年前实现在单个封装内集成 1 万亿个晶体管。

PowerVia 背面供电技术预计将于 2024 年随 Intel 20A 制程节点推出。

英特尔表示，其将继续推进摩尔定律的研究进展，包括背面供电和直接背面触点（direct backside contacts）的 3D 堆叠 CMOS 晶体管，背面供电研发突破的扩展路径（如背面触点），并在同一块 300 毫米晶圆上（而非封装）中实现硅晶体管与氮化镓（GaN）晶体管的大规模单片 3D 集成。

随着遵循摩尔定律的半导体技术不断推进，半导体芯片的集成度越来越高，目前衡量芯片的微观集成密度的单位也从纳米转向埃米（1 埃米等于一百亿分之一米，是纳米的十分之一）。

「我们正在进入制程技术的埃米时代，展望『四年五个制程节点』计划实现后的未来，持续创新比以往任何时候都更加重要。」英特尔公司高级副总裁兼组件研究总经理桑杰·纳塔拉詹（Sanjay Natarajan）表示，「英特尔展示了继续推进摩尔定律的研究进展，这显示了我们有能力面向下一代移动计算需求，开发实现晶体管进一步微缩和高能效比供电的前沿技术。」

据国际数据公司（IDC）预计，全球人工智能硬件市场（服务器）规模将从 2022 年的 195 亿美元增长到 2026 年的 347 亿美元，五年复合增长率达 17.3%。其中，用于运行生成式人工智能的服务器市场规模在整体人工智能服务器市场的占比将从 2023 年的 11.9% 增长至 2026 年的 31.7%。

据英特尔透露，包括 PowerVia 背面供电技术、用于先进封装的玻璃基板和 Foveros Direct 技术预计将在 2030 年前投产。

英特尔技术发展总监毛罗·科布林斯基（Mauro Kobrinsky）表示：「摩尔定律推动着更多晶体管的集成，这又推动着更多的层次和更小的导线，增加了复杂性和成本。每一层次都必须提供信号和电源导线，这通常会导致优化妥协和资源争夺，形成互联瓶颈，事情变得越来越具有挑战性。」「背面电源从根本上改变了这种情况，通过在器件的两侧和垂直互连中使用电源过孔。我们明年将能够在半导体 Intel 20A（2nm）和 18A(1.8nm）中部署这项技术，这意味着在前面减少导线，因此我们可以放宽间距，不再需要进行优化妥协。」

「在电源过孔之外，我们的研究还涉及背面接触，这使我们首次能够连接器件两侧的晶体管。我们已经能够在研究中制造这些接触，并且前后接触无需使用电源过孔进行布线。这使我们能够减小电池的电容，提高性能并降低功耗。」科布林斯基说。

英特尔认为，晶体管微缩和背面供电是满足世界对更强大算力指数级增长需求的关键。随着背面供电技术的完善和新型 2D 通道材料的采用，英特尔致力于继续推进摩尔定律，在 2030 年前实现在单个封装内集成 1 万亿个晶体管。