借助于网络搜索的26~41 GHz的锁相环设计

作者 耿新林 田怡博 段誉(电子科技大学 电子科学与工程学院，四川 成都 611731)

　　摘要：本文基于TSMC 65 nm工艺设计出了一个高频宽带PLL，其中VCO模块采用双VCO架构、鉴频鉴相模块采用三态鉴频鉴相器与电荷泵架构、环路滤波器采用二阶低通无源滤波器、分频器模块采用整数N型架构。整个锁相环输出信号分辨率为100 MHz，工作范围覆盖26 GHz -41 GHz，且在28 GHz相位噪声为 -124.2 dBc/Hz@10 MHz。

　　关键词：锁相环;宽带;高频

　　*曾获第二届(2018)全国大学生集成电路创新创业大赛决赛三等奖。

　　0 引言

　　本设计是2018年全国大学生集成电路创新创业大赛IEEE杯工程之星的解决方案，本题目的核心要求是设计一个频率调谐范围覆盖5G基站间毫米波通信(28 GHz -39 GHz)的PLL，以尽可能小的相位噪声为主要性能指标，要求输出分辨率为100 MHz。为了达成核心要求，我们采用了电荷泵整数N型PLL，其中VCO模块采用双VCO架构，鉴频鉴相模块采用均由NMOS作为开关管的电荷泵结构，除法器模块采用嵌入逻辑门的RLTSPC触发器的2/3分频器的电路结构。

　　1 PLL整体设计

　　VCO模块使用双VCO结构，并采用控制VCO交叉耦合对偏置的方法选择工作的VCO，避免了不同VCO相互串扰带来的相位噪声恶化。并使用差分的shunt peak结构Buffer，极大提高了VCO的带负载能力。鉴频鉴相模块采用了通过增加延时模块的方式减小死区，并采用均由NMOS作为开关管的电荷泵结构，极大抑制了电荷泵非理想效应。通过调整环路滤波器的参数，在理论上获得接近60°的相位裕度。在除法器模块中，通过调整传统2/3分频器的电路结构、应用嵌入逻辑门的RLTSPC触发器，提高了除法器整体的工作速度。并通过将晶振输入频率2分频后，再输入到PFD作为参考频率的方式，提高了PLL输出频率的分辨率。

　　2 VCO模块

　　为了实现26 GHz~41 GHz的频率覆盖范围VCO模块采用了双VCO架构，同时将双VCO的控制开关放在了VCO的尾电流源处，这样既可以降低一半功耗(PLL在工作时只有一个VCO启动)，又可以完全避免两个VCO之间的信号串扰，优化了相位噪声。

　　传统的VCO Buffer是使用电阻电容耦合的反相器。实际测出来该结构在40 G时速度不够快，无法正常工作。通过查阅文献，最终使用了文献[1]中提到的shunt peak结构^[1]，并在此基础上改成了四输入差分结构，这样只需要一个差分电感即可实现第一级Buffer。最终我们采用了两级这样的结构，不仅使VCO与除法器实现了较好的隔离，同时也使VCO实现了轨到轨的输出。

　　如果将变容管直接接入谐振腔，在关心的电压范围内(0 V~0.8 V)，KVCO会有较大的非线性，这会导致PLL在较高的电压处无法锁定。因此为了保证PLL的覆盖范围，必须要优化KVCO的非线性。经过调研选择了文献[2]提到的偏置方式^[2]。将两对变容管偏置在不同的电压下，以优化变容管的非线性。实际上，由于VCO覆盖的频率范围较大，并且采用4 bit的电容阵列(共16条子带)，导致随着频率的升高，每条子带的KVCO不断增大，这又带来了PLL高频可能失锁的问题，为了解决这个问题，下一步我们考虑补偿高频子带的KVCO值，使他的变化尽量减小。

　　3 PFD、CP、LF模块

　　鉴频鉴相器(Phase Frequency Detecter)、电荷泵(Charge Pump)、环路低通滤波器(Loop Filter)是锁相环系统的重要组成部分。鉴频鉴相器存在死区问题;电荷泵存在种种非理想效应;环路滤波器决定系统的环路特性，其中最困难的部分就是在相位裕度，带宽和相位噪声之间进行权衡。

　　本设计PFD模块采用三态鉴频鉴相器，为解决鉴频鉴相器的死区问题，在其反馈处加入两级适当尺寸的反相器进行延时，为电荷泵提供足够开启时间，减小死区。

　　传统电荷泵电路存在各种非理想效应比如电荷共享效应。本设计采用一种均由NMOS控制电荷泵开断的结构^[3]。这种电荷泵电路最大优点是它可以完全去除电荷共享效应的影响，此外其结构简单且高度对称;同时由于没有采用运放的结构，其功耗较低。

　　环路滤波器采用二阶无源低通滤波器。因本设计的重点优化指标之一是相位噪声，而有源滤波器会引入新的噪声，故本设计采用无源滤波器。又因一阶滤波器不能很好滤去纹波，故本设计采用二阶滤波器。经matlab仿真，该PLL系统最佳相位裕度是56.4°，此时对应带宽为0.211 MHz。

　　4 除法器

　　经过前期文献调研，我们了解到目前主流的除法器结构有两种：吞脉冲除法器和除法链(Divider Chain)结构。但由于吞脉冲除法器结构缺乏模块化设计，故其设计缺乏灵活性且不利于版图，且其中的双模预分频计数器包含过多的逻辑门电路，导致其工作速度在TSMC65 nm CMOS工艺下仅能达到17 GHz，难以满足设计要求。相反，除法链结构由若干独立模块组成，可灵活地对每一个模块进行独立地调整优化，特别是第一级2/3分频器，其工作于电路的最高速度，需要对其进行特别的设计与优化。故本次设计中，采用多级2/3分频器级联的结构进行设计^[4]。

　　传统的2/3分频器^[5]中包含了4个D锁存器和3个与门。由于时序逻辑电路设计中，级联逻辑器件越多，其工作速度越慢，故传统2/3除法器难以满足本设计要求。所以，本次设计中对传统2/3除法器的结构进行了改进，改进后的2/3分频器结构如图1所示。改进后的结构通过减少了与门的数量，并将两个不同触发沿的D锁存器合并为一个D触发器，大大减少了电路结构中的逻辑器件数量，减少了信号路劲的延时，提高了2/3分频器的工作速度。

　　为了进一步的提高2/3锁存器的工作速度，本文提出了一种将2输入、3输入与门嵌入进D触发器并对其应用有比逻辑的RLTSPC D触发器结构，如图2所示。

　　以上的优化调整，极大地提高了2/3分频器除法链的工作速度，使其能在TSMC 65 nm的工艺条件下，达到47 GHz的最高工作速度，并对输入进行256~510的连续可调的整数分频。

　　5 版图与整体仿真

　　图3为PLL整体版图，版图面积约为0.31 mm2。图4为PLL输出28 GHz信号的相位噪声图。仿真结果表明所设计的PLL在输出28 GHz的信号时相位噪声为-124.2 dBc/Hz@10 MHz。图5为PLL分别输出26 GHz，28 GHz以及41 GHz信号时，VCO控制电压的变化图。仿真结果表明，VCO控制电压上的ripple均为1 mV左右，在5 μs时已经基本锁定。

　　6 结论

　　本文基于TSMC 65 nm工艺设计出了一个在1 V电源电压下工作，输入参考频率为100 MHz，工作范围覆盖26 GHz-41 GHz高频宽带PLL，整个锁相环输出信号分辨率为100 MHz，锁定时间大约5 μs，功耗为44 mW,且在28 GHz相位噪声为 -124.2 dBc/Hz@10 MHz。

　　参考文献

　　[1]Chen Feng, Xiao Peng Yu, Wei Meng Lim, et al.A 40 GHz 65 nm CMOS Phase-Locked Loop With Optimized Shunt-Peaked Buffer.IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS, VOL.25, NO.1, 2015.

　　[2]Li S,You F.Optimal Design of a Wideband 10GHz LC-VCO with Small KVCO Variation in 0.13m GSMC CMOS Process.IEEE International Conference on Electronics Technology, 2018.

　　[3]Chang C R, Kuo L C.A New Low-Voltage Charge Pump Circuit for PLL.IEEE International Symposium on Circuits and Systems, May 28-31, 2000.

　　[4]Yang Y C,Yu S A,Wang T, et al. A Dual-Mode Truly Modular Programmable Fractional Divider Based on a 1/1.5 Divider Cell. IEEE Microwave and Wireless Components Letters, 2005(15):754-756.

　　[5]Razavi B. A Family of Low-Power Truly Modular Programmable Dividers in Standard 0.35 m CMOS Technology[M].Wiley-IEEE Press eBook Chapters,2003.

　　作者简介：

　　耿新林(1996-)男，硕士，研究方向：射频、微波、毫米波、太赫兹集成电路。

　　段誉(1997-)，男，本科生，研究方向：射频、微波集成电路。

本文来源于科技期刊威廉希尔 官网app 2019年第2期第81页，欢迎您写论文时引用，并注明出处